本文分析了第二代開(kāi)關(guān)電流存儲(chǔ)單元存在的問(wèn)題，提出了改進(jìn)方法，并設(shè)計(jì)了延遲線(xiàn)電路。此電路可以精確地對(duì)信號(hào)進(jìn)行采樣并延遲任意時(shí)鐘周期。解決了第二代開(kāi)關(guān)電流存儲(chǔ)單元產(chǎn)生的誤差，利用此電路可以方便地構(gòu)造各種離散時(shí)間系統(tǒng)函數(shù)。

1、第二代開(kāi)關(guān)電流存儲(chǔ)單元分析

第二代開(kāi)關(guān)電流存儲(chǔ)單元，在φ1(n-1)相，S1，S2閉合，S3斷開(kāi)，晶體管M連成二極管形式，輸入電流ii與偏置電流I之和給柵源極間電容C充電。隨著充電的進(jìn)行，柵極電壓vgs達(dá)到使M能維持整個(gè)輸入電流的電平，柵極充電電流減至零，達(dá)到穩(wěn)態(tài)，此時(shí)M的漏極電流為：

在φ2(n)相，S1，S2斷開(kāi)，S3閉合，此時(shí)輸出端電流為：

Z域傳輸函數(shù)為：

綜上可看出，晶體管M既作為輸入存儲(chǔ)管又作為輸出管，輸出電流i0僅在φ2相期間獲得。

2、延遲線(xiàn)

從結(jié)果來(lái)看，由于時(shí)鐘饋通誤差和傳輸誤差的存在，第二代開(kāi)關(guān)電流存儲(chǔ)單元(以下簡(jiǎn)稱(chēng)基本存儲(chǔ)單元)輸出波形嚴(yán)重失真，尤其是級(jí)聯(lián)后的電路失真更加嚴(yán)重，無(wú)法應(yīng)用到實(shí)際中，所以，設(shè)計(jì)延遲線(xiàn)電路。

電路原理如下：電路是一個(gè)由N+1個(gè)并聯(lián)存儲(chǔ)單元組成的陣列，且由時(shí)鐘序列控制。在時(shí)鐘的φ0。相，存儲(chǔ)單元M0接收輸入信號(hào)，而單元M1提供其輸出。類(lèi)似的，在φ1相，單元M1接收輸入信號(hào)，單元M2提供其輸出。這個(gè)過(guò)程一直持續(xù)到單元MN接收其輸入信號(hào)，單元M0提供其輸出信號(hào)為止，然后重復(fù)循環(huán)。顯然，每個(gè)單元都是在其下一個(gè)輸入之前一個(gè)周期，即在其前一個(gè)輸出相N個(gè)周期(NT)之后，提供輸出信號(hào)。如取N=1，則延遲線(xiàn)是一個(gè)反相單位延遲單元，或連續(xù)輸入信號(hào)時(shí)，它是一個(gè)采樣保持電路，此時(shí)，延遲線(xiàn)電路和基本存儲(chǔ)單元相同。請(qǐng)注意，對(duì)于循環(huán)的N-1個(gè)時(shí)鐘相，每個(gè)存儲(chǔ)單元既不接收信號(hào)也不提供信號(hào)。在這些時(shí)刻，存儲(chǔ)晶體管上的漏電壓值變化到迫使每個(gè)偏置電流和保持在其有關(guān)存儲(chǔ)晶體管中的電流之間匹配。給出Z域傳輸函數(shù)為：

用基本存儲(chǔ)單元級(jí)聯(lián)延遲N個(gè)周期，則需要2N個(gè)基本存儲(chǔ)單元級(jí)聯(lián)，并且電路的時(shí)鐘饋通誤差和傳輸誤差會(huì)隨著N的增加越來(lái)越嚴(yán)重，到最后原信號(hào)將淹沒(méi)在誤差信號(hào)中。延遲線(xiàn)電路若要實(shí)現(xiàn)信號(hào)延遲N個(gè)時(shí)鐘周期，則需要N+1個(gè)并聯(lián)存儲(chǔ)單元組成，并且需要N+1種時(shí)序。由于這種電路結(jié)構(gòu)不需要級(jí)聯(lián)，所以并不會(huì)像基本存儲(chǔ)單元級(jí)聯(lián)那樣使得時(shí)鐘饋通誤差和傳輸誤差越來(lái)越大。但是時(shí)鐘饋通誤差和傳輸誤差仍然存在，以下給出解決辦法。

3、時(shí)鐘饋通誤差及傳輸誤差的改善

3．1 時(shí)鐘饋通誤差的改善

改善時(shí)鐘饋通誤差可采用S2I電路。它的工作原理為：在φ1a相，Mf的柵極與基準(zhǔn)電壓Vref相連，此時(shí)Mf為Mc提供偏置電流JoMc中存儲(chǔ)的電流為ic=I+ii。當(dāng)φ1b由高電平跳變?yōu)榈碗娖綍r(shí)，由于時(shí)鐘饋通效應(yīng)等因素造成Mc單元存儲(chǔ)的電流中含有一個(gè)電流誤差值，假設(shè)它為△ii，則Mc中存儲(chǔ)的電流為ic=J+ii+△ii。在φ1b相期間，細(xì)存儲(chǔ)管Mf對(duì)誤差電流進(jìn)行取樣，由于輸入電流仍然保持著輸入狀態(tài)，所以Mf中存儲(chǔ)的電流為If=J+△ii。當(dāng)φ1b由高電平跳變?yōu)榈碗娖綍r(shí)，考慮到△ii

3．2 傳輸誤差的改善

傳輸誤差產(chǎn)生的原因是當(dāng)電路級(jí)聯(lián)時(shí)，因?yàn)閭鬏數(shù)氖请娏餍盘?hào)，要想信號(hào)完全傳輸?shù)较乱患?jí)，必須做到輸出阻抗無(wú)窮大，但在實(shí)際中是不可能實(shí)現(xiàn)的，只能盡可能地增加輸出阻抗。

計(jì)算出輸出電阻為：

與第二代基本存儲(chǔ)單元相比，輸出電阻增大

倍。結(jié)合S2I電路與調(diào)整型共源共柵結(jié)構(gòu)電路的優(yōu)點(diǎn)，構(gòu)造調(diào)整型共源共柵結(jié)構(gòu)S2I存儲(chǔ)單元。

采用O．5μm CMOS工藝，level 49 CMOS模型對(duì)電路仿真，仿真參數(shù)如下：

所有NMOS襯底接地，所有PMOS襯底接電源，所有開(kāi)關(guān)管寬長(zhǎng)比均為0．5μm／O．5 μm。輸入信號(hào)為振幅50μA，頻率為200 kHz的正弦信號(hào)，時(shí)鐘頻率為5 MHz，Vref=2．4 V，VDD=5 V。表1中給出了主要晶體管仿真參數(shù)。

將原電路按照延遲線(xiàn)的結(jié)構(gòu)連接并仿真，延遲3個(gè)時(shí)鐘周期(相當(dāng)于6個(gè)基本存儲(chǔ)單元級(jí)聯(lián))，仿真結(jié)果如圖l所示。

4、結(jié)語(yǔ)

詳細(xì)分析了第二代開(kāi)關(guān)電流存儲(chǔ)單元存在的缺點(diǎn)，提出了改進(jìn)方法，并設(shè)計(jì)了可以延遲任意時(shí)鐘周期的延遲線(xiàn)電路，仿真結(jié)果表明，該電路具有極高的精度，從而使該電路能應(yīng)用于實(shí)際當(dāng)中。其Z域傳輸函數(shù)為：

在實(shí)際應(yīng)用中，該電路可作為離散時(shí)間系統(tǒng)的基本單元電路。

由于開(kāi)關(guān)電流技術(shù)具有與標(biāo)準(zhǔn)數(shù)字CMOS工藝兼容的特點(diǎn)，整個(gè)電路均由MOS管構(gòu)成，這一技術(shù)在以后的數(shù)模混合集成電路中將有廣闊的發(fā)展前景。